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高速串行通信协议栈逻辑物理层的设计

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高速串行通信协议栈逻辑物理层的设计
论文目录
 
摘要第1-5页
Abstract第5-8页
第一章 绪论第8-12页
  1.1 研究背景与意义第8-9页
  1.2 国内外研究现状第9页
  1.3 研究内容与设计指标第9-10页
    1.3.1 研究内容第9-10页
    1.3.2 设计指标第10页
  1.4 论文组织结构第10-12页
第二章 高速串行通信协议栈的分析第12-22页
  2.1 通信协议栈与数据中心的关系第12页
  2.2 内存资源控制器第12-13页
  2.3 通信协议栈分析第13-14页
  2.4 服务层第14-15页
  2.5 网络层第15页
  2.6 数据链路层第15-16页
  2.7 物理层第16-21页
    2.7.1 物理报文序列介绍第16-17页
    2.7.2 多通道字符的处理和澳门美高梅真人娱乐官网第17-19页
    2.7.3 极性翻转第19页
    2.7.4 通道协商机制第19-20页
    2.7.5 时钟补偿第20页
    2.7.6 PIPE接口和PHY介绍第20-21页
  2.8 本章小结第21-22页
第三章 需求分析和方案制定第22-34页
  3.1 需求分析第22-24页
    3.1.1 系统功能概述第22页
    3.1.2 初始化配置第22-23页
    3.1.3 初始化过程第23页
    3.1.4 初始化结束第23页
    3.1.5 设计需求第23-24页
  3.2 系统结构第24-25页
  3.3 系统模块层次第25-33页
    3.3.1 逻辑物理层接口包格式第26页
    3.3.2 txalign模块功能介绍第26-28页
    3.3.3 txlane模块功能介绍第28-29页
    3.3.4 rxlane模块功能介绍第29-30页
    3.3.5 deskew模块功能介绍第30-32页
    3.3.6 链路状态机模块功能介绍第32-33页
  3.4 本章小结第33-34页
第四章 逻辑物理层的硬件设计第34-62页
  4.1 txalign模块的设计实现第34-40页
    4.1.1 发送控制部分设计第34-38页
    4.1.2 字节拆分部分设计第38-39页
    4.1.3 通道翻转部分设计第39-40页
    4.1.4 时钟补偿部分设计第40页
  4.2 txlane模块的设计实现第40-41页
  4.3 rxlane模块的设计实现第41-47页
    4.3.1 字符的锁定与调序第42-46页
    4.3.2 物理报文信息处理第46-47页
    4.3.3 数据报文提取处理第47页
  4.4 deskew模块的设计实现第47-52页
    4.4.1 通道翻转部分设计第48页
    4.4.2 去偏移部分设计第48-50页
    4.4.3 字节反拆分设计第50页
    4.4.4 移位和拼接设计第50-51页
    4.4.5 输出部分设计第51-52页
  4.5 链路训练状态机设计实现第52-60页
    4.5.1 各个逻辑单元模块介绍第53-55页
    4.5.2 DET硬件实现描述第55-56页
    4.5.3 POL硬件实现描述第56-57页
    4.5.4 CFG硬件实现描述第57-58页
    4.5.5 RCV硬件实现描述第58-60页
    4.5.6 LO硬件实现描述第60页
  4.6 本章小结第60-62页
第五章 验证及结果分析第62-82页
  5.1 模块级功能验证第62-69页
    5.1.1 初始化配置测试第62页
    5.1.2 数据收发正确性测试第62-64页
    5.1.3 串行速率可配置测试第64页
    5.1.4 通道可配置测试第64-65页
    5.1.5 通道协商测试第65-66页
    5.1.6 字符锁定与调序测试第66-67页
    5.1.7 通道间去偏移测试第67-68页
    5.1.8 压力测试第68-69页
  5.2 系统级功能验证第69-71页
  5.3 FPGA验证第71-81页
    5.3.1 FPGA验证流程第71-74页
    5.3.2 ISE综合第74-77页
    5.3.3 ISE实现第77-78页
    5.3.4 上板验证第78-81页
  5.4 本章小结第81-82页
第六章 总结与展望第82-84页
  6.1 总结第82页
  6.2 展望第82-84页
参考文献第84-86页
致谢第86-88页
攻读硕士学位期间发表的论文第88页

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