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100G以太网PCS子层接收模块的VLSI设计

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100G以太网PCS子层接收模块的VLSI设计
论文目录
 
摘要第1-5页
Abstract第5-10页
第1章 绪论第10-16页
  1.1 课题的背景和意义第10-11页
    1.1.1 以太网技术的发展第10-11页
    1.1.2 100G以太网标准第11页
    1.1.3 100G以太网的现状和发展第11页
  1.2 100G以太网技术第11-13页
  1.3 研究内容与设计指标第13页
  1.4 论文组织与安排第13-16页
第2章 100G以太网物理编码子层第16-22页
  2.1 100G以太网PCS子层第16-17页
  2.2 PCS子层的比特分发第17-18页
  2.3 64B/66B编解码原理第18-20页
  2.4 多通道分发机制第20-21页
  2.5 通道延时与对齐第21页
  2.6 本章小结第21-22页
第3章 100G以太网PCS子层接收模块的逻辑设计第22-50页
  3.1 整体方案设计第22页
  3.2 码块同步模块第22-26页
    3.2.1 码块同步模块的实现第23-24页
    3.2.2 同步头锁定模块第24-25页
    3.2.3 码块移动模块第25-26页
    3.2.4 码块同步功能仿真第26页
  3.3 码块分发模块第26-28页
    3.3.1 10:20码块分发模块的设计第27页
    3.3.2 20:10码块分发模块的设计第27-28页
    3.3.3 码块分发模块功能仿真第28页
  3.4 对齐标志锁定模块设计第28-34页
    3.4.1 发送端对齐标志插入第29-30页
    3.4.2 BIP校验第30-31页
    3.4.3 接收端对齐标志的锁定第31-33页
    3.4.4 功能验证第33-34页
  3.5 通道对齐、重排和删除对齐码块模块第34-38页
    3.5.1 通道重排第34-35页
    3.5.2 同步FIFO的设计第35-36页
    3.5.3 通道对齐第36-37页
    3.5.4 删除对齐码块第37页
    3.5.5 功能验证第37-38页
  3.6 100G以太网解扰模块设计第38-44页
    3.6.1 10路640bit并行加扰器第38-41页
    3.6.2 10路640bit解扰模块第41-43页
    3.6.3 解扰模块仿真结果第43-44页
  3.7 64B/66B解码器的设计第44-46页
    3.7.1 64B/66B解码器格式转换模块第44页
    3.7.2 解码状态机第44-46页
    3.7.3 功能验证第46页
  3.8 整体设计的功能验证第46-48页
  3.9 本章小结第48-50页
第4章 PCS子层接收模块的VLSI实现第50-72页
  4.1 数字集成电路设计流程第50-51页
  4.2 逻辑综合第51-54页
    4.2.1 逻辑综合的约束第51-52页
    4.2.2 逻辑综合及综合后仿真第52-54页
  4.3 静态时序分析第54-57页
    4.3.1 建立时间与保持时间检查第54-56页
    4.3.2 静态时序分析第56-57页
  4.4 形式验证第57页
  4.5 布图规划和布局第57-60页
    4.5.1 布图规划第57-58页
    4.5.2 电源规划第58-59页
    4.5.3 布局第59-60页
  4.6 时钟树综合第60-62页
    4.6.1 时钟树结构第60-61页
    4.6.2 时钟树综合第61-62页
  4.7 布线第62-63页
  4.8 可制造性设计第63页
  4.9 IP复用及SRAM宏单元的设置和调用第63-65页
  4.10 版图设计与验证第65-69页
    4.10.1 版图设计第65页
    4.10.2 物理验证、逻辑功能验证与时序验证第65-66页
    4.10.3 验证结果第66-69页
  4.11 测试方案第69-70页
  4.12 本章小结第70-72页
第5章 总结与展望第72-74页
  5.1 工作总结第72页
  5.2 工作展望第72-74页
致谢第74-76页
参考文献第76-78页
作者攻读硕士研究生期间发表的论文第78页

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