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TPC串行和并行迭代译码器的研究和实现

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TPC串行和并行迭代译码器的研究和实现
论文目录
 
摘要第1-6页
ABSTRACT第6-11页
符号对照表第11-12页
缩略语对照表第12-15页
第一章 绪论第15-21页
  1.1 数字通信系统概述第15-16页
  1.2 信道编码概述第16-17页
  1.3 Turbo乘积码的研究现状第17-18页
  1.4 论文主要内容与章节安排第18-21页
第二章 TPC编译码的基本原理第21-33页
  2.1 TPC编码原理第21-24页
    2.1.1 TPC码的编码第21-22页
    2.1.2 TPC常用的子码和选择第22-24页
  2.2 TPC译码原理第24-32页
    2.2.1 代数译码第24-26页
    2.2.2 基于ChaseII的迭代译码第26-32页
  2.3 本章小结第32-33页
第三章 TPC译码性能和ChaseII算法简化分析第33-43页
  3.1 影响Turbo乘积码性能的因素第33-36页
    3.1.1 不同的子码类型第33-34页
    3.1.2 不同的迭代次数第34-35页
    3.1.3 不可靠位的数目第35页
    3.1.4 软值量化比特的位数第35-36页
  3.2 Chase译码算法的简化分析第36-41页
    3.2.1 校验子计算的简化第37-38页
    3.2.2 奇偶校验计算的简化第38-39页
    3.2.3 度量计算的简化第39-41页
  3.3 本章小结第41-43页
第四章 串行和并行迭代译码器第43-49页
  4.1 串行TPC迭代译码第43-44页
    4.1.1 串行TPC迭代译码原理第43页
    4.1.2 串行TPC迭代译码分析第43-44页
  4.2 并行TPC迭代译码第44-46页
    4.2.1 并行TPC迭代译码原理第44-45页
    4.2.2 并行TPC迭代译码分析第45-46页
  4.3 TPC串行和并行迭代译码器的比较第46-48页
  4.4 本章小结第48-49页
第五章 Turbo乘积码的FPGA实现第49-73页
  5.1 Turbo乘积码编码器的实现第49-54页
    5.1.1 编码器实现方案选择第49-50页
    5.1.2 编码器各模块的FPGA实现第50-53页
    5.1.3 编码器的时延和速率第53-54页
    5.1.4 编码器的资源消耗第54页
  5.2 TPC串行迭代译码器的实现第54-67页
    5.2.1 串行迭代译码器实现方案选择第55-57页
    5.2.2 串行迭代译码器的FPGA实现第57-65页
    5.2.3 串行迭代译码器的时延和速率第65-66页
    5.2.4 串行迭代译码器的资源消耗第66-67页
  5.3 TPC 并行迭代译码器的实现第67-72页
    5.3.1 并行迭代译码器实现方案选择第67-68页
    5.3.2 并行迭代译码器的FPGA实现第68-70页
    5.3.3 并行迭代译码器的时延和速率第70-71页
    5.3.4 并行迭代译码器的资源消耗第71-72页
  5.4 本章小结第72-73页
第六章 结论和展望第73-75页
  6.1 研究结论第73页
  6.2 研究展望第73-75页
参考文献第75-79页
致谢第79-81页
作者简介第81-82页

本篇论文共82页,点击这进入下载页面
 
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